Systemhardwaresammensætning
Hver højhastigheds transceiver består af to kanaler: en sender og en modtager. Senderen og modtageren er sammensat af et fysisk kodende underlag (PCS, P-felt Si-Cal-kodende underlag) og et supplerende fysisk medielag for fysisk medie (PMA, Yderligere underlag for fysisk-kal medie).
PCS inkluderer kernelogikimplementering af digitale funktioner i transceiveren, der er kompatibel med den understøttede protokol, og transmissionskanalen inkluderer fasekompensation FIFO, byteserializer, 8B / 10B-koder og andre moduler. Modtagekanaler inkluderer ordjustering, hastighedstilpasning FIFO, 8B / 10B-dekoder, byte-unstring, bytesortering, fasekompensation FIFO og andre moduler.
PMA inkluderer et analogt kredsløb til I / O-buffere, en CDR, SER / DES og en programmerbar forvægtning og udligning til optimering af ydelsen til en seriel datakanal.
Når enhedens transceiver-kanal fungerer, transmitteres outputparallelle data i FPGA-arkitekturen via senderen PCS og PMA og konverteres til sidst til serielle data, der skal sendes ud. De modtagne serielle inputdata behandles af modtageren PMA og PCS i serielt dataformat og transmitteres til den interne FP-arkitektur til yderligere behandling.
FPGA-integrationen
Højhastigheds transceivere er meget udbredt. Ved at tage SATA-interface solid state-disk baseret på FPGA som et eksempel, er SATA-interface solid state-disk udviklingen af den fremtidige tendens, mens højhastigheds serielle transceivere realiserer IP-kernelagringstilstanden for SATA, og high speed transceivere er nøglekomponenter af fysisk lagimplementering af SATA-protokol. SATA-protokol serielle data fungerer med en transmissionshastighed på 1,5-6Gbit / s, hvilket ikke kan realiseres direkte af FPGA. For at imødekomme dette krav integrerer mange FPGA-producenter generelle formål med hurtige fysiske enheder inden i FPGA og giver fleksibel konfigurationstilstand til at udføre mange lignende funktioner.
